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Plan du cours
Fondamentaux de l'architecture RISC-V et aperçu de l'écosystème
Paysage de l'ISA RISC-V et adoption industrielle
- Philosophie des ISA ouvertes et paysage de normalisation de RISC-V International
- Modèle mental de RISC-V : Architecture Load-Store, fichier de registres, ordonnancement des octets
- Comparaison avec ARM, x86 et POWER : compromis pour les architectures informatiques hétérogènes
- Évaluation de la maturité de l'écosystème : SiFive, T-Head, Western Digital et la communauté croissante du silicium open-source
- Interfaces normalisées : ISA Priviliégee RISC-V, Couche d'abstraction logicielle Machine (MSBL)
Modèles de mémoire et conformité ABI
- Spécification de l'architecture non privilégiée : cartographie CSR, gestion des exceptions et hiérarchies de mémoire
- Ensembles d'instructions RV32I / RV64I et conformité ABI pour la portabilité binaire multi-plateforme
- Conventions d'ordonnancement de la mémoire et instructions barrières pour les systèmes multiprocesseurs
Programmation assembleur RISC-V et toolchain de compilation
Programmation des instructions bas niveau
- Extensions d'instructions entières de base (I), Multiplication/Division (M), Opérations atomiques (A)
- Stratégies de programmation sensibles à la largeur de mot pour les cibles RISC-V 32 bits et 64 bits
- Conventions d'appel et gestion des frames de pile pour les systèmes embarqués et temps réel
Maîtrise de la toolchain de compilation
- Toolchain de compilation basée sur LLVM : Clang, LLVM, Binutils pour la compilation croisée RISC-V
- Scripts d'édition de liens, sections et configuration de la disposition mémoire pour les environnements bare-metal et RTOS
- Intrinsèques compilateur, niveaux d'optimisation et ajustement du code basé sur le profilage
- Flux de développement de toolchains open-source : construction, tests et packaging de toolchains GCC/Clang personnalisées
Développement de systèmes embarqués et systèmes d'exploitation temps réel
Programmation bare-metal et RTOS
- Programmation système Rust pour RISC-V : abstractions à coût nul, gestion mémoire non sécurisée (unsafe) et développement bare-metal
- Environnements No-Std : édit de liens personnalisés, développement de pilotes matériels et E/S mappée en mémoire
- Développement BSP pour Zephyr RTOS et Buildroot pour les cibles RISC-V
- Interfaçage périphérique : programmation des GPIO, I2C, SPI, UART et contrôleurs DMA
Optimisation de la puissance et des performances
- Coupure d'horloge (clock gating), gestion des domaines d'alimentation et optimisation des modes basse consommation
- Analyse des performances cycle par cycle avec des profileurs de simulation et des compteurs de performance matériels
- Ajustement de la latence des interruptions temps réel pour les applications critiques en matière de sécurité
Développement du noyau Linux et du bootloader pour RISC-V
Firmware de démarrage et écosystème bootloader
- OpenSBI (implémentation de la spécification SBI) : développement du firmware de bootloader
- UEFI/EDK II sur RISC-V : développement d'une pile de démarrage firmware moderne
- Portage de Coreboot et U-Boot pour les ordinateurs monocartes RISC-V
Intégration du noyau Linux
- Contributions au noyau principal RISC-V : superpositions de schéma de périphérique (device tree overlays), topologie CPU et développement de pilotes de contrôleur d'interruptions (AIA)
- Développement de BSP fournisseur et configuration du noyau pour les plateformes SoC personnalisées
- Support des systèmes de fichiers, pile réseau et support de conteneurisation (Docker, Kubernetes) sur les hôtes RISC-V
Conception de SoC RISC-V et prototypage FPGA
Architecture et intégration SoC multi-cœurs
- Méthodologies de conception Network-on-Chip (NoC) pour les processeurs multi-cœurs RISC-V
- Cohérence de cache Axi4/CHI et protocoles de communication inter-processeur
- Intégration d'IP open-source : OpenCores, ChIPS Framework et composants RTL fournisseurs
- Conception de matrice de bus et intégration des contrôleurs mémoire (DDR, SRAM, eMMC, PCIe)
Prototypage de processeur basé sur FPGA
- Synthèse et implémentation FPGA du cœur RISC-V (ex : BOOM, VexRiscv, PULP)
- Méthodologie de vérification fonctionnelle basée sur les Assertions SystemVerilog (SVA) et UVM
- Outils de vérification formelle et tests basés sur les propriétés pour la validation du cœur RISC-V
Extensions vectorielles RISC-V et accélération spécifique au domaine
Étude approfondie de l'extension RVV (RISC-V Vector)
- Chargement/stockage vectoriels, multiply-add fusionné vecteur (VFMA) et accélération du calcul matriciel
- Opérations vectorielles à longueur variable (VL, VLEN) pour l'exécution SIMD optimisée par la charge de travail
- Opérations de masquage vectoriel, contrôle segmenté et flexibilité des types de données pour les charges de travail DSP et ML
Conception personnalisée d'accélérateurs DSP et spécifiques au domaine
- Conception d'accélérateurs spécifiques au domaine via des extensions personnalisées et des interfaces d'opérandes basées sur CBAR
- Modifications du frontend compilateur pour la génération d'instructions personnalisées et l'émission de code
- Stratégies de partitionnement matériel-logiciel pour l'intégration d'accélérateurs dans les SoC de production
Accélération IA et apprentissage automatique périphérique sur RISC-V
Conception et intégration NPU pour les processeurs RISC-V
- Architecture Neural Processing Unit : tableaux systoliques, cœurs tensoriels et compression de poids pour l'accélération IA on-chip
- Techniques de quantification de modèles (INT8, INT4, FP8) pour le déploiement périphérique sur RISC-V
- Compatibilité des frameworks : TensorFlow Lite Micro, ONNX Runtime et PyTorch Edge sur les cibles RISC-V
Informatique hétérogène pour les charges de travail IA
- Co-conception du CPU hôte RISC-V avec un accélérateur NPU IA pour les pipelines d'inférence temps réel
- Optimisation du sous-système mémoire : gestion de la bande passante HBM/DDR pour les poids et activations des modèles ML
- Budget thermique et puissance pour les systèmes d'inférence IA périphériques
Sécurité matérielle et calcul confidentiel sur RISC-V
Protection de la mémoire physique et exécution de confiance
- Protection de la mémoire physique (PMP) et mécanismes de sécurité du marcheur de tables de pages
- Architectures d'Enclave sécurisée/TEE pour RISC-V : intégration OP-TEE, environnements d'exécution de confiance de classe SEV
- Sécurité de la chaîne de démarrage : racine de confiance, boot sécurisé et attestation de lancement mesuré
Accélération cryptographique
- Extensions cryptographiques RISC-V (Zk, Zkr, K extensions) : accélération SHA, AES, RSA, RSA-PSS et ECC
- Intégration de la cryptographie post-quantique (PQC) pour les processeurs RISC-V de nouvelle génération
- Techniques d'atténuation des attaques par canaux auxiliaires : programmation à temps constant, masquage et générateurs de nombres aléatoires matériels
Conception d'architecture personnalisée avancée et extensions ISA
Architecture spécifique au domaine et extensions d'instructions personnalisées
- Méthodologie de conception d'extension ISA : encodage, tableaux d'encodage, analyse d'impact ABI et processus de soumission des spécifications à RISC-V International
- Conception personnalisée du fichier de registres avec CBAR (Registers d'adresse de base personnalisés) pour le dispatch des opérandes
- Pipeline d'instructions, détection des hazards et modifications de pipeline pour les extensions personnalisées
Vérification et validation des modifications d'architecture personnalisée
- Conception du banc d'essai pour les extensions personnalisées : génération dirigée vs stimulus aléatoire contraint
- Cadres de tests de régression et vérification pilotée par la couverture pour les modifications architecturales
- Tests d'interopérabilité : garantir que les instructions personnalisées fonctionnent dans les contraintes ABI établies
Applications RISC-V critiques en matière de sûreté et automobiles
Sûreté de fonctionnement et conformité aux normes automobiles
- Conformité à la sûreté de fonctionnement ISO 26262 pour les processeurs automobiles RISC-V
- Classification ASIL-Q et développement du manuel de sécurité pour le IP silicium RISC-V
- Gestion déterministe des interruptions, paires de cœurs en pas à pas (lockstep) et protection mémoire pour les systèmes RISC-V critiques en matière de sûreté
Applications industrielles temps réel et informatique périphérique
- Conformité SIL IEC 61508 et planification déterministe sur les plateformes multi-cœurs RISC-V
- Développement de passerelles IoT industriel avec RISC-V : connectivité, analytique périphérique et systèmes de mise à jour firmware OTA
Projet terminal : développement système RISC-V complet
Projet de cycle de vie complet
- Spécification d'architecture : conception des extensions ISA et configuration du cœur pour un cas d'utilisation défini
- Implémentation RTL en SystemVerilog avec bancs d'essai UVM et couverture de vérification formelle
- Prototypage FPGA, développement du firmware de démarrage et intégration de la pile de pilotes bare-metal
- Personnalisation du BSP Linux et de la toolchain pour le cœur RISC-V personnalisé
- Déploiement des charges de travail IA : intégration NPU, quantification de modèles et benchmarking des performances
- Validation de la sécurité : application PMP, boot sécurisé et benchmarking de l'accélération cryptographique
- Documentation d'architecture technique, analyse de stratégie IP et présentation à une équipe transversale
Pré requis
Aucun.
21 Heures
Nos clients témoignent (2)
Les explications et l'interactivité du formateur étaient vraiment excellentes ; même si je n'étais probablement pas assez expérimenté, j'ai beaucoup appris !
Pieter Bruynseels - Spot Buy Center BV
Formation - Design Patterns
Traduction automatique
J'ai aimé la plateforme que nous avons utilisée. Elle était vraiment agréable et facile à utiliser. J'ai particulièrement apprécié la section sur TypeScript, en particulier les parties consacrées aux espaces de noms et aux modules.
Robert - DB Global Technology
Formation - JavaScript - Advanced Programming
Traduction automatique
